1.D触发器1
D触发器是一种能够存储一个比特信息，并在时钟信号的（通常是正）边沿到来时定期更新的电路。
当使用带有时钟的always块时（参见1.4.2 Always块（时钟控制）），逻辑综合器会创建D触发器。D触发器是“组合逻辑块后跟随一个触发器”的最简单形式，其中组合逻辑部分只是一根导线。
创建一个单一的D触发器。
模块声明
module top_module (
input clk, // Clocks are used in sequential circuits
input d,
output reg q );